当看到DDR3代内存之后，跟DDR2代进行了比较：
结论如下：
右边是二代，左边是三代。
下边是二代，上边是三代：
接口不一样，没有办法通用。
DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。第一代DDR的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的DDR2内存将是大势所趋。
DDR3内存相对于DDR2内存，其实只是规格上的提高，并没有真正的全面换代的新架构。DDR3接触针脚数目同DDR2皆为240pin。但是防呆的缺口位置不同。DDR3在大容量内存的支持较好，而大容量内存的分水岭是4GB这个容量，4GB是32位操作系统的执行上限（不考虑PAE等等的内存映像模式，因这些32位元元延伸模式只是过渡方式，会降低效能，不会在零售市场成为技术主流）当市场需求超过4GB的时候，64位CPU与操作系统就是唯一的解决方案，此时也就是DDR3内存的普及时期。DDR3 UB DIMM 2007进入市场，成为主流时间点多数厂商预计会是到2010年。
从技术规格对比表中可以看到DDR3内存相对于DDR2内存，其实只是规格上的提高，并没有真正的全面换代的新架构。
1、逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
2、封装（Packages）
DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
3、突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
4、寻址时序（Timing）
CAS Latency(CL)是指内存需要经过多少个周期才能开始读写数据，从前面的DDR/DDR2/DDR3规格表我们可以知道，DDR3的CAS Latency(CL)将在5～8之间，就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
DDR3除了拥有更高的内存带宽外，其实在延迟值方面也是有提升的。不少消费者均被CAS延迟值数值所误导，认为DDR3内存的延迟表现将不及DDR2。但相关专家指出这是完全错误的观念，要计算整个内存模块的延迟值，还需要把内存颗粒的工作频率计算在内。事实上，JEDEC规定DDR2-533的CL 4-4-4、DDR2-667的CL 5-5-5及DDR2-800的CL6-6-6，其内存延迟时间均为15ns。目前DDR3-1066、DDR3-1333和DDR3-1600的CL值分别为7-7-7、8-8-8及9-9-9，把内存颗粒工作频率计算在内，其内存模块的延迟值应为13.125ns、12ns及11.25ns，相比DDR2内存模块提升了约25%，因此消费者以CAS数值当成内存模块的延迟值是不正确的。
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发表于 2008-11-20 22:54
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发表于 2008-11-21 15:50
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